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PLM : Cadence adapte son flot de conception Encounter pour le 20 nm

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Par publié le à 15h58

PLM : Cadence adapte son flot de conception Encounter pour le 20 nm

Faire face à la taille grandissante des circuits

A quelques jours de Date, le salon européen de la conception électronique, j’ai rencontré Rahul Deokar, Product Management Director de Cadence Design Systems, à propos de la conception des très gros circuits hautes performances en technologie 20 nm.
 

« Aujourd’hui les Smartphone, de part la multitude de fonctionnalités qu’ils offrent, sont parmi les plus gros consommateurs de gros circuits intégrés de très hautes performances », constate Rahul Deokar, Product Management Director de Cadence Design Systems.

Et leurs concepteurs doivent relever des challenges qui ne sont pas triviaux. Fonctionnant à plusieurs Giga Hertz leurs circuits doivent être de taille réduite et surtout consommer peu, pour offrir une autonomie importante à des utilisateurs toujours plus nomades. La multiplication des fonctionnalités (GSM, Internet, GPS, TV, Photo, vidéo…) augmente pourtant leur taille en termes de nombre de portes, qui atteint aujourd’hui le milliard. Enfin, le passage à des niveaux de gravure toujours plus fins (28nm/20nm) augmente la complexité de la conception en termes de règles à suivre. Des tendances qui d’ailleurs devraient se poursuivre dans les années à venir.

« Autant de challenges que les flots de conception actuels ont du mal à satisfaire, englués dans de multiples itérations entre la synthèse au niveau RTL et le placement/routage, imposées par les optimisations locales voulues par les concepteurs. C’est pourquoi nous annonçons aujourd’hui une nouvelle version de notre flot Encounter RTL to GDS II de conception, d’implémentation et de signoff RTL vers GDSII, qui unifie la synthèse physique et l’optimisation qui se fait ici de manière globale. Une fonctionnalité que nous avons baptisée GigaOpt ».

Ce moteur GigaOpt, intègre une technologie-clé de synthèse physique avec optimisation physique, permettant un bouclage des aspects temporels plus rapide et des résultats mieux corrélés. Il s’agit d’un moteur d’optimisation hautement évolutif, pouvant traiter les circuits contenant les tout derniers processeurs haute performance.

De la chenille au papillon

De plus, l’ajout d’une nouvelle technologie CCOpt (Clock Concurrent Optimization), qui unit la synthèse d’arbre d’horloge et l’optimisation physique, apporte jusqu’à 10 % supplémentaire d’amélioration en termes de performance et jusqu’à 30 % de réduction de la puissance consommée, ainsi que de la surface allouée à l’arbre d’horloge. « Cette technologie d’optimisation des arbres d’horloge est issue de l’acquisition d’Azuro que nous avons effectuée mi-2011 ».

Un autre élément-clé de cette version est la technologie GigaFlex, une nouvelle fonctionnalité qui élargit considérablement les capacités à traiter des circuits de centaines millions d’instances, voire plus. « GigaFlex est une technologie d’abstraction flexible et précise qui s’adapte à l’évolution du projet dans le flot de conception, tout comme la chenille peut se transformer en papillon ».

Ainsi, les concepteurs peuvent dorénavant réaliser des prototypes de puce complète en seulement 10 %du temps qui leur était auparavant nécessaire, ouvrant la possibilité de détecter d’éventuels problèmes à temps, afin de produire plus rapidement le plan de masse optimal du circuit.

« Nous sommes au début du développement de ces technologies. Nous ne voyons pas pour le moment de limites à cette approche, tant en termes de niveau de gravure que de taille de circuit », affirme Rahul Deokar.

Ce nouveau flot Encounter pour le 20 nm offre une conception à double motif, ‘‘correcte par construction’’, et validée sur silicium. Elle couvre l’ensemble du flot, du floorplanning à la vérification physique finale, en passant par le placement, le routage et les validations temporelle et de puissance dissipée. Cette approche optimise la superficie des circuits 20 nanomètres à double motif et facilite les modifications.

De son côté, la solution Cadence PVS (Physical Verification System) a aussi été améliorée afin de permettre une vérification des règles 20nm, qualifiées par les fonderies, en cours et en fin de conception, ceci afin d’assurer l’exactitude des règles de dessin (DRC) et des couleurs pour les doubles motifs.

A la semaine prochaine

Pour en savoir plus : http://www.cadence.com/cn/products/mfg/soc_encounter/pages/default.aspx

Jean-François Prevéraud, journaliste à Industrie & Technologies et l’Usine Nouvelle, suit depuis plus de 30 ans l’informatique industrielle et plus particulièrement les applications destinées au monde de la conception (CFAO, GDT, Calcul/Simulation, PLM…). Il a été à l’origine de la lettre bimensuelle Systèmes d’Informations Technologiques, qui a été intégrée à cette lettre Web hebdomadaire, dont il est maintenant le rédacteur en chef.
 

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