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Un outil de vérification tous azimuts

J.-C. G

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La plate-forme Scalable Verification répond à l'approche "conception pour la vérification" plébiscitée par les utilisateurs.

Lorsque les puces deviennent vraiment complexes, ce qui est le cas en téléphonie 3G, par exemple, la vérification de la conception (avant production) est un dur labeur. D'autant qu'avec les méthodologies actuelles, la plupart des défauts ne sont découverts que lorsque la phase de design est en principe terminée.

C'est à cette situation absurde et coûteuse (en temps) que Mentor Graphics veut mettre fin grâce à la plate-forme de vérification fonctionnelle Scalable Verification. Son objectif : réduire la durée et le nombre de cycles de mise au point en commençant cette dernière dès les premières étapes de la conception. Cette approche "amont" passe notamment par la création de prototypes de haut niveau (en langage C, C++, System C, SystemVerilog...), de façon à effectuer le plus tôt possible les vérifications essentielles, celle du partitionnement entre autres. Par la suite, ces modèles peuvent être utilisés en tant que bancs de test pour piloter la vérification tout au long du processus de design.

Émulation jusqu'à 120 millions de portes

À ce lancement, Mentor a associé quatre nouveaux produits. Il s'agit tout d'abord de ModelSim 5.8, un simulateur polyvalent capable de supporter les principaux langages existants ou en cours d'élaboration (Verilog 2001, VHDL, SystemVerilog, SystemC 2.0.1, PSL1.0...). La puissance de simulation Verilog est améliorée d'un facteur 2 à 4 par rapport à celle des versions précédentes. Relié à l'environnement de covérification matériel-logiciel Seamless, l'émulateur VStationPRO, d'une capacité allant jusqu'à 120 millions de portes (au prix de 0,15 dollar/porte), constitue le second volet de cette offre. La cadence de vérification au niveau RTL et portes atteint 1 MHz.

Troisième nouveauté, l'accélérateur de vérification VStationTBX permet de créer des bancs de test de niveau transactionnel « qui réduisent les temps de tests de régression HDL d'un facteur 20 à 30, et améliorent jusqu'à 10 000 fois les performances de vérification au niveau système par rapport à la simple simulation logicielle ».

Enfin, l'outil Link for ModelSim, de la société The MathWorks, fait le lien entre les blocs de propriété intellectuelle écrite pour Matlab et Simulink, et l'environnement de vérification HDL.

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