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Semiconducteurs - La gravure des puces sous les 100 nanomètres

Rédaction Industries et Techniques
Philips, ST Microelectronics et TSMC préparent des circuits intégrés deux fois plus complexes qu'aujourd'hui


Paradoxalement, plus l'industrie des semiconducteurs avance dans la miniaturisation des transistors et plus le défi semble facile.

Ainsi, c'est avec près d'un an d'avance sur le calendrier théorique de l'IRTS (International Technology Roadmap for Semiconductors) que Philips Semiconductors, ST Microelectronics et ) TSMC (Taïwan semiconductor manufacturing company), rassemblés au sein d'une alliance de R & D, ont expérimenté les premières mémoires de 1 et 4 Mbits gravées avec une finesse de 90 nm.

Par rapport aux technologies 180 nm (actuellement en production) et 120 nm (en phase pilote), le procédé 90 nm réclame respectivement 50 et 100 étapes supplémentaires au cours de la fabrication (sur un total de 200 au départ), mais permet surtout d'intégrer 2 et même 4 fois plus de composants par puce (400000 portes logiques par mm2).

Philips et STM disposent à cet effet d'une usine commune située à Crolles (Isère), tandis que TSMC développe un savoir-faire identique dans son unité de Hsin-Chu, à Taïwan.

Mais l'accord de coopération (d'une durée de 5 ans) qui lie les trois industriels ne se limite pas au procédé 90 nm : il vise aussi le passage à 60 nm, puis 45 nm, et, dans tous les cas, l'utilisation de tranches de silicium de 300 mm de diamètre au lieu de 200 mm actuellement.

Avec des tranches 1,5 fois plus grandes, il est possible, en effet, de doubler la quantité de puces produites avec le même nombre de manipulations. L'objectif est ici de réduire significativement le prix de revient des composants.

Le démarrage de la production des premiers circuits 90 nm est prévu pour le troisième trimestre 2003.  
Jean-Charles Guézel

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