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Raccourcir la validation temporelle des circuits intégrés

Jean-François Preveraud

Un outil d’analyse temporelle statique ultraperformant pour les systèmes complexes sur circuits intégrés (SOC), Tempus Timing Signoff Solution, a été annoncé début juin par Cadence Design Systems.

« Nous devons aider nos clients à faire face à une complexité grandissante de leurs produits, tout en réduisant leur cycle de développement. Un projet en 65 nm comportait en moyenne moins de 50 blocs de propriété intellectuelle, actuellement un projet en 32 ou 28 nm en comporte plus de 100. Et les concepteurs ont besoin d’un plus grand nombre de «vues temporelles» pour valider leurs projets. Il faut donc que nos outils[…]

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