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Premier circuit intégré en géométrie 5 nm

Jean-François Preveraud
Premier circuit intégré en géométrie 5 nm

Placement-Routage sur un niveau M2 de la bibliothèque 9T Imec (Rouge).

© DR

Le centre belge de recherche en nanoélectronique Imec et l’éditeur d’outils de conception électronique Cadence Design Systems, annoncent le premier ‘‘tape out’’ d’un circuit intégré de test réalisé en géométrie 5 nm, utilisant les technologies de lithographie extrême ultra-violet (EUV) et de photolithographie 193 nm à immersion (193i).

Pour produire ce circuit de test, l’Imec et Cadence ont optimisé des règles de conception, des bibliothèques et une technologie de placement-routage en vue d’obtenir des valeurs de puissance, performances et surface (PPA ) optimales à l’aide de la plateforme d’implémentation physique Innovus Implementation System. Utilisant un projet de processeur, Imec et Cadence ont réalisé avec succès le ‘‘tape out’’ d’une série de conceptions en lithographie extrême ultra-violet (EUV), ainsi qu’avec la technologie SAQP (Self-Aligned Quadruple Patterning) pour la photolithographie 193i, où les pas métalliques ont été réduits de 32 nm (nominal) à 24 nm, afin de repousser les limites pour la création des motifs (Patterning).

« L’alliance de la technologie d’Imec avec le logiciel Innovus, nous a permis de créer un flot de conception qui fera date dans le développement de circuits innovants pour les prochaines génération de smartphones et ordinateurs nomades », a estimé An Steegen, senior vice president of Process Technology d’Imec lors de cette annonce.

Jean-François Prevéraud

Pour en savoir plus : http://www.cadence.com/news/innovus

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