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PLM : Cadence présente un flot de conception global en 28 nm

Jean-François Preveraud
PLM : Cadence présente un flot de conception global en 28 nm

Silicon Realization utilise la plate-forme Encounter.

© DR

Petit tour dans le monde de la conception électronique, avec la rencontre de Rahul Deokar, responsable produit chez Cadence à l’occasion de la sortie de Silicon Realization.

En électronique, le monde de la conception des systèmes sur puce (SoC) doit faire face à trois grandes familles de défis technologiques. Une augmentation continue de la taille des circuits et de la fréquence de fonctionnement de leurs processeurs. Une intégration toujours plus poussée, qui se traduit par une diminution des niveaux de gravure (28 nm et bientôt 20 et 15 nm) et une complexification des architectures physiques faisant de plus en plus appel au 3D. Enfin, une forte demande pour des circuits capables de traiter des signaux mixtes (analogiques et numériques), tout en ayant une consommation énergétique en forte baisse.

On peut ajouter à cela une composante temporelle, qui fait que les délais de conception de ces circuits, toujours plus complexes, va toujours en se réduisant.

« Pour faire face à ces tendances nous devons en permanence adapter nos outils, afin de proposer à nos clients des flots de conception, d’implémentation et de vérification leur permettant de développer des circuits à l’état de l’art de la technologie disponible », explique Rahul Deokar, responsable produit chez Cadence Design Systems.

Une complexité grandissante qui ne peut plus se satisfaire de la juxtaposition d’une collection d’outils de niche résolvant de manière, certes efficace, mais ponctuelle, les problèmes techniques rencontrés lors de la conception. Le niveau d’intégration et de complexité est tel que les problèmes sont très souvent interdépendants. Il faut donc disposer de véritables flots unifiés de conception, capables de résoudre d’un bout à l’autre l’ensemble des problèmes rencontrés lors du développement d’un circuit intégré.

Basé sur la plate-forme Encounter

« C’est ce que nous proposons aujourd’hui avec Silicon Realization, notre nouvelle approche permettant une réalisation déterministe et plus rapide des SoC, qui pour le moment s’adresse aux technologies 28 nm ».

Cette approche se traduit par l’annonce d’un nouveau flot de développement qui est basée sur la plate-forme Encounter de l’éditeur. Il fait interagir parfaitement ses outils analogique-mixed-signal et sa solution de conception simultanée de la puce et de son boîtier. Ce qui permet aux concepteurs d’adresser l'intégralité de la conception de leurs puces électroniques les plus avancées dans une démarche globale. Il met l’accent sur l’utilisation de spécifications uniformisées dans toutes les étapes de la conception, favorisant la convergence RTL vers GDSII et même jusqu’au packaging.

Le flot numérique global de Silicon Realization utilise les outils et technologies Encounter RTL Compiler ; Encounter Digital Implementation System ; Encounter Conformal ; Encounter Test ; Encounter Timing System ; Cadence QRC Extraction ; Encounter Power System et Encounter DFM.

« En éliminant l’arbitrage entre complexité de mise en œuvre et utilisation de technologies avancées, ce nouveau flot ouvre la voie à la rentabilité que l’on peut attendre de l’emploi des géométries les plus fines », estime Rahul Deokar.

Trois domaines clés

Ce nouveau flot de conception propose des avancés dans trois domaines : les performances des outils ; l’amélioration du niveau d’abstraction ; la convergence plus rapide vers une solution optimale.

Dans le domaine de l’amélioration des performances, les points clés de ce flot sont :
 

  • L’utilisation de règles de conception 28 nm ayant fait leurs preuves sur des circuits déjà réalisés (règles électriques, physiques et de fabrication -DFM) ;
  • Une analyse très en amont des problèmes potentiels aboutissant à la prise de décisions qui faciliteront le déroulement du processus de conception ;
  • La réduction d’un facteur deux du temps de routage, grâce à une optimisation judicieuse des ‘‘vias’’ et de la densité des ‘‘pins’’ ;
  • La capture de la topologie des arbres d’horloge pendant la phase de la synthèse logique, prenant en compte les informations physiques, et conduisant à un agencement optimum des structures de ‘‘clock gating’’.
     

L’amélioration du niveau d'abstraction passe par :

  • L’utilisation de techniques novatrices, permettant de représenter des blocs entiers de logique de façon simple et précise, ainsi que de les optimiser tant au niveau logique que physique. Cela ouvre la voie vers les circuits ‘‘giga-gate’’ et améliore la productivité de la phase de conception ;
  • Le support d’une approche hiérarchique pour les circuits basse consommation, et l’utilisation de la base de données OpenAccess stockant des vues mixtes numériques et analogiques, à différents niveaux d’abstraction. Cela donne accès à une intégration rapide des éléments de propriété intellectuelle (IP) et des SoC complexes.
     

Enfin, les éléments suivants permettent une convergence plus rapide :
 

  • Une technique tenant compte des aspects physiques, pour la réalisation automatique des changements fonctionnels difficiles à mettre en place, avant la fabrication des masques. Cela a un effet positif et déterminant sur la réduction du temps de cycle de conception ;
  • Une architecture avancée d’analyse simultanée du timing et de l’impact dû aux problèmes d’intégrité du signal réduisant de façon significative, tout au long du flot, le temps nécessaire au bouclage de l’analyse temporelle ;
  • Une capacité à traiter conjointement, et avec précision, les signaux mixtes, numériques et analogiques, tant au niveau de l’analyse temporelle qu’au niveau de l’optimisation. Cela conduit à une diminution importante des itérations entre les différentes équipes ;
  • L’intégration des techniques de conception nécessaires aux circuits 3D. Elle permet d’obtenir les meilleurs compromis pour des circuits alliant des technologies numériques, analogiques et full-custom. Cela rend cette solution complète et permet d’aboutir aux meilleurs résultats en termes de performance, dimension, puissance dissipée et coût.
     

En attendant le 20 et le 15 nm

Comme c’est l’habitude dans le monde de l’électronique où technologies et outils de conception évoluent conjointement et en permanence, ces outils ont été validés durant leur développement par la réalisation de vrais circuits chez des clients.

Ainsi l’un des premiers à en bénéficier a été le processeur ARM Cortex-A15, utilisé dans les Smartphones et consoles de jeux vidéo, qui a notamment permis de valider les outils et méthodologies d’implémentation proposée dans Silicon Realization. Autre précurseur, STMicroelectronics qui a conçu avec cette approche un set de 3 circuits et permis de valider les outils de conception en 3D, ainsi que de dissipation thermique.

Cette approche globale est un pas en avant intéressant, car elle permet d'assurer une convergence rapide entre la conception amont et l'implémentation physique, tout en préservant l'intégrité des signaux mixtes à traiter. « Il est d'ailleurs prévu d’étendre cette approche aux prochains niveaux de gravure. Nous travaillons actuellement sur le 20 nm et prévoyons de proposer le 15 nm dès qu’il sortira des laboratoires », confie en guise de conclusion Rahul Deokar.

A la semaine prochaine,

Pour en savoir plus : http://www.cadence.com 

Jean-François Prevéraud, journaliste à Industrie & Technologies et l’Usine Nouvelle, suit depuis plus de 29 ans l’informatique industrielle et plus particulièrement les applications destinées au monde de la conception (CFAO, GDT, Calcul/Simulation, PLM…). Il a été à l’origine de la lettre bimensuelle Systèmes d’Informations Technologiques, qui a été intégrée à cette lettre Web hebdomadaire, dont il est maintenant le rédacteur en chef.

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