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Les trois défis de la microélectronique

Jean-Charles Guézel

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- L'industrie des semi-conducteurs se dit convaincue qu'elle fera progresser la technologie Cmos sur silicium pendant encore une quinzaine d'années. Mais cela n'ira pas sans une sérieuse refonte des procédés de fabrication.

«Repousser les limites de la technologie Cmos toujours un peu plus loin dans la miniaturisation » : s'il est une obsession en matière de semi-conducteurs, c'est bien celle-là. Et, depuis le début des années 1970, lorsque ce procédé de fabrication est apparu pour la première fois dans les usines, il faut reconnaître qu'il n'a jamais démérité.

La confiance que les micro-électroniciens accordent à la filière Cmos (Complementary metal oxide semiconductor) est d'ailleurs telle que, depuis des lustres, ils n'hésitent pas à anticiper, le plus souvent avec une remarquable exactitude, la taille et les autres caractéristiques essentielles des transistors qui seront intégrés dans les circuits (microprocesseurs, mémoires, etc.) dix ou quinze ans plus tard, et cela sans savoir de quels outils ils disposeront dans leurs usines...

Ce que l'on sait, en revanche, c'est que ces outils, en 2010 par exemple, seront très différents de ceux que l'on connaît aujourd'hui. Car, d'ici là, trois défis majeurs auront dû être relevés : d'abord, la mise à disponibilité de substrats plus performants (vitesse, consommation...) que ceux faits de simple silicium ; ensuite, le remplacement du dioxyde de silicium par des diélectriques vraiment adaptés, que ce soit au niveau des grilles des transistors ou des interconnexions ; enfin, et c'est sans doute cela le plus grand défi, l'amélioration des techniques de photolithographie.

1. La photolithographie de plus en plus fine

La photolithographie - ou plutôt la microphotolithographie, en l'occurrence - est en quelque sorte le pinceau avec lequel on dessine les circuits intégrés avant de les graver. De type photographique, comme son nom l'indique, ce procédé fait appel à un faisceau lumineux qui traverse d'abord un photomasque (représentation à l'échelle 4 du circuit à graver) et ensuite une optique avant d'impressionner sa cible, c'est-à-dire une tranche de silicium que l'on a préalablement pris soin de sensibiliser au moyen d'une résine spéciale.

Chacun de ces éléments (source lumineuse, jeu de masques - il y en a plus d'une vingtaine pour décrire toutes les couches d'un circuit -, optique et résine) influence à sa manière la finesse du tracé qu'il est possible d'obtenir. Mais tout, ou presque, est dit lorsque l'on a précisé la longueur d'onde de la source utilisée : laser à 365 nm à la fin des années 1980, à 248 nm par la suite et, enfin, à 193 nm depuis l'arrivée des puces 130 et 90 nm.

En raison de l'opacité progressive des verres optiques au fur et à mesure que l'on s'enfonce dans l'ultraviolet, les industriels ont déjà relevé, il y a quelques années, le défi qui consistait à dessiner des motifs de dimensions de plus en plus proches et, par la suite, franchement inférieures à la longueur d'onde des faisceaux laser restant utilisables.

Mais, malgré l'efficacité des subterfuges mis en oeuvre (masques à changement de phase, correction de proximité optique...) pour défier les lois de l'optique, la lithographie à 193 nm telle qu'on la pratique actuellement, en particulier dans les "fabs" 90 nm de haut de gamme, aura nécessairement une fin. Et, pour la première fois dans cette industrie, les avis divergent considérablement sur la technologie qui pourrait prendre la relève d'ici à trois ou quatre ans pour les puces de la génération 65 nm.

Travail en immersion

Initialement, il ne faisait aucun doute que le relais serait pris par des équipements fonctionnant à 157 nm (et cela au moins jusqu'aux puces de 45 nm), tout en continuant à utiliser les verres en fluorure de calcium déjà validés en 193 nm. Or, la mise au point de cette nouvelle génération d'équipements se révèle beaucoup plus délicate que prévu. À la difficulté de devoir fabriquer des lentilles parfaitement homogènes et donc obligatoirement monocristallines en dépit de leur taille (plusieurs dizaines de centimètres de diamètre et plusieurs centimètres d'épaisseur), s'ajoute la découverte d'un fâcheux comportement anisotropique connu sous le nom de biréfringence intrinsèque.

Résultat des courses : Intel, toujours pressé, et inquiet d'un éventuel retard dans son planning, a finalement décidé de faire l'impasse sur le 157 nm, en attendant mieux...

Même si Schott Lithotec, le verrier vers lequel tous les regards se tournent, a rapidement réagi en affirmant qu'il surmonterait ses difficultés, les déclarations du numéro un mondial des semi-conducteurs ont fortement semé le trouble et, du coup, relancé d'autres pistes. Car la stratégie d'Intel n'a rien de fantaisiste. Son calcul est simple : s'il était possible de faire durer la lithographie à 193 nm jusqu'au "noeud technologique" de 45 nm, ce qui semble réalisable grâce à une technique dite "en immersion", alors on se donnerait aussi le temps de mettre au point les très attendus équipements EUV (ultraviolet extrême, à 13,4 nm), qui sont planifiés pour les années 2009 ou 2010.

La lithographie en immersion, sur laquelle repose, en fin de compte, tout cet édifice, consiste tout simplement à imbriquer un liquide entre la tranche de silicium et l'optique de l'équipement, là où il y a normalement de l'air. À changement de milieu, changement d'indice de réfraction (1,43 au lieu de 1 si le liquide en question est de l'eau), avec, en retour, amélioration de la profondeur de champ et, par suite, netteté accrue de l'image. CQFD.

A priori abordable (le surcoût serait de l'ordre de 10 % à 193 nm), cette technique est désormais prise au sérieux par la majorité des fournisseurs (ASML, Canon, Nikon...) et des utilisateurs. Qui plus est, l'immersion n'est nullement concurrente de la lithographie à 157 nm, cette dernière pouvant même en profiter afin d'accéder au noeud technologique de 32 nm (au lieu de 45 nm) et rogner ainsi un peu plus sur le marché de l'EUV.

Une perspective d'autant plus séduisante que la mise au point de la lithographie à 13,4 nm, elle non plus, n'a rien d'évident. Principaux obstacles : l'absence de source laser, l'obligation de travailler sous vide et enfin l'opacité des verres qui, à cette longueur d'onde, impose l'emploi d'optiques et de masques non plus transmissifs, mais réflexifs.

2. Le casse-tête des diélectriques

Quelle que soit finalement la solution de lithographie retenue à moyenne échéance, les fabricants ne pourront faire autrement que de trouver une solution à un problème lui aussi de plus en plus préoccupant, à savoir l'augmentation des courants de fuite dans les électrodes de commande (grilles) des transistors. Car, à force de miniaturisation, la valeur correcte des condensateurs de grille n'a pu être maintenue qu'en diminuant de façon extraordinaire l'épaisseur diélectrique, réduite à 1,2 nm de SiO2 actuellement (5 couches atomiques) avec le noeud de 90 nm. À ce stade, les fuites commencent à devenir vraiment gênantes dans le bilan énergétique total.

La seule parade consiste à opter pour un diélectrique à plus forte constante (high k dans la terminologie anglo-saxonne), de façon à pouvoir en mettre une plus forte épaisseur sans perturber pour autant le transistor.

Plusieurs matériaux de remplacement, oxydes d'hafnium et de zirconium en tête, sont à l'étude. Outre la constante diélectrique (environ 20 pour le HfO2, par exemple, au lieu de 4 pour le SiO2), les fabricants doivent tenir compte de l'influence de ces matériaux sur la vitesse et sur la tension de seuil des transistors, tout en jaugeant leur degré de compatibilité avec le silicium polycristallin utilisé jusque-là pour la réalisation des grilles.

L'année dernière, à l'IEDM (International Electron Devices Meeting), Texas Instruments a vanté les mérites du HfSiON, en évoquant un matériau étant « électriquement bien plus stable que le dioxyde d'hafnium ».

Sans en dévoiler tous les détails, Intel aurait, pour sa part, trouvé le diélectrique idéal, capable de réduire les fuites dans un facteur 100 au moyen d'une couche de 3 nm d'épaisseur déposée sur une grille métallique. L'industrialisation du procédé serait prévue pour le noeud de 45 nm.

L'avenir des grilles en passe d'être assuré, il est toutefois un autre problème de diélectrique, lui aussi de plus en plus crucial avec les années : celui des interconnexions. Là, il ne s'agit plus d'augmenter ou de maintenir les capacités électriques mais, au contraire, de les diminuer de façon à pouvoir réduire autant que possible des délais de propagation devenus prohibitifs face à l'augmentation des fréquences de fonctionnement. Le SiO2 doit encore céder sa place, cette fois, à des diélectriques à plus faible constante (low k).

Matériaux organiques, SiOC poreux, air, voire même rupture technologique complète comme il en a été question au dernier IFST (International Forum on Semiconductor Technology) au sujet des interconnexions optiques ? Tout est possible...

3. Le silicium poussé aux limites

Dans ces remises en question incessantes, il y a une chose au moins qui ne change pas : l'omnipotence du silicium en tant que substrat. Toujours menacé, jamais remplacé ! La suite des événements devrait une fois de plus lui donner raison, même si c'est revu et corrigé sous la forme de silicium sur isolant (SOI), de silicium contraint (strained silicon) ou même des deux réunis dans un produit unique capable de battre des records en termes de consommation et de vitesse.

Comment ? D'une part, en séparant (au moyen d'un isolant de haute qualité) la partie fonctionnelle des tranches du reste de la plaque, laquelle ne joue plus qu'un rôle de support mécanique : c'est le SOI, 25 % à 35 % plus rapide que du silicium standard tout en consommant 40 à 50 % de courant en moins du fait de la diminution des fuites dans le substrat. D'autre part, en stressant mécaniquement le silicium à la suite de sa mise en contact avec un réseau de SiGe géométriquement différent : c'est le silicium contraint, jusqu'à 35 % plus rapide que du silicium "relaxé" !

L'association des deux procédés, qui déboucherait sur un véritable « concentré de performances », est notamment proposée par Soitec pour les puces 65 nm qui devraient entrer en production dès 2007.

EN CHIFFRES

Des coûts exorbitants - 3 milliards de dollars pour une "fab" complète (six fois plus que dans le secteur pharmaceutique) ; ou encore 20 millions de dollars pour un équipement de photolithographie à 193 nm. Dans les semi-conducteurs, mieux vaut ne pas avoir le vertige des chiffres. - À cela s'ajoute bien évidemment le coût des masques propres à chaque circuit : 1 million de dollars par jeu complet pour un circuit 130 nm (avec lithographie à 248 nm) et même 3 millions de dollars en 90 nm (lithographie à 193 nm). Sans compter les inévitables ratages !

LA "FEUILLE DE ROUTE" DE L'INDUSTRIE ET LES CHALLENGES ANNONCÉS

Importantes balises placées sur sa fameuse "feuille de route", les "noeuds technologiques" chers à l'ITRS (International Technology Roadmap for Semiconductors) correspondent concrètement au demi-pas d'une cellule de Dram (mémoire dynamique) appartenant à ladite génération de circuits. Mais qu'on ne s'y trompe pas : les dimensions minimales des transistors, elles, peuvent être largement inférieures. Par exemple, 37 nm pour la longueur de grille d'un transistor intégré dans un microprocesseur réalisé en technologie 90 nm ! L'année d'entrée en production, toujours selon l'ITRS, marque de son côté la fin des développements (en général deux ans après la publication des premiers papiers scientifiques) et le lancement de la technologie concernée par au moins deux fondeurs.

UN AMBITIEUX PROGRAMME EUROPÉEN

- Depuis quelques années, l'Europe n'a plus à rougir de ses performances dans la course mondiale à la miniaturisation des circuits. Parmi les dernières initiatives en date, le projet NanoCmos, financé par la Commission européenne, vise à développer une technologie Cmos logique de type 45 nm d'ici à la fin 2005. Sa mise en place à l'échelle industrielle est prévue à partir de 2006, probablement sur le site Crolles 2, commun à Motorola, Philips et STMicroelectronics. Par la suite, NanoCmos s'intéressera aux technologies 32 et 22 nm.

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