Nous suivre Industrie Techno

Les puces colonisent la troisième dimension

ANTOINE CAPPELLE

Sujets relatifs :

Comment continuer à augmenter la puissance de calcul d'une puce quand la miniaturisation des transistors atteint un seuil critique ? En fabriquant des puces en trois dimensions. La loi de Moore considère l'augmentation de la puissance de calcul par unité de surface. Avec les puces 3D, ce raisonnement pourrait devenir obsolète. En superposant mémoires et processeurs, les circuits gagneront en efficacité. Mais les procédés de fabrication et les outils de conception, encore jeunes, devront faire leurs preuves.

Depuis les débuts de l'informatique, les transistors se sont multipliés sur la surface des puces, améliorant en permanence les capacités de calcul de ces composants. Aujourd'hui, pour continuer à augmenter ces performances, c'est la troisième dimension qui est mise à profit, avec l'empilement de puces. En plus d'économiser de la surface, cette technique offre l'avantage d'optimiser les interconnexions, en réduisant leur longueur, améliorant ainsi les performances électriques.

« Les clients veulent des applications de plus en plus complètes, qui impliquent de gérer de plus en plus de données, comme la vidéo haute définition », constate Denis Dutoit, chercheur au département d'architectures, conception et logiciels embarqués au CEA-Leti. À l'avenir, les puces devront donc disposer d'une bande passante plus importante qu'actuellement. « Les puces 3D sont la seule solution », continue le chercheur. Première application de cette technique : l'empilement d'une mémoire sur un processeur.

Il existe déjà des empilements de puces, reliées entre elles dans un même boîtier par des connexions filaires de l'ordre du millimètre. Les puces 3D, elles, sont véritablement conçues comme des systèmes en trois dimensions dans lesquels les interconnexions sont plus denses et ne mesurent plus que quelques micromètres. Les quelques milliers de connexions entre la mémoire et le processeur, au lieu de quelques centaines, impliquent un flux de données plus important. De cette façon, la mémoire est moins contrainte, et sa consommation est réduite.

L'empilement est délicat et ne se fait que sur une seule puce

Dans une puce 3D, les deux parties sont connectées face à face, par des piliers de cuivre. D'un diamètre de 20 à 40 µm, ils sont présents sur chacune des deux puces. Lors de l'empilement, les piliers de chaque face ne coïncident pas tout à fait. Pour établir les bonnes connexions, on interpose donc une couche de redistribution. Un autre type de connexion est possible : par des trous à travers le silicium. On les appelle les TSV (through silicon via). Actuellement, cette technique sert principalement à connecter la puce du sommet au boîtier, en traversant la puce inférieure. Le procédé est complexe : le trou percé doit être tapissé d'un oxyde, pour l'isoler du silicium. La difficulté est d'obtenir une couche régulière. La connexion doit ensuite être établie en remplissant le trou par un cylindre conducteur. Les recherches sont encore menées pour perfectionner ces procédés.

La manipulation des puces 3D est délicate. Pour être empilées puis connectées via des TSV, les puces doivent être plus fines que pour l'intégration dans un circuit habituel. Les plaques doivent avoir une épaisseur d'environ 50 µm, au lieu de 725 µm. Ainsi affinées, les puces sont fragilisées. De plus, elles peuvent prendre une forme concave ou convexe, qui réclame davantage de précision au moment de l'empilement.

L'empilement ne peut se faire que sur une seule puce. Il n'est pas encore possible de travailler au niveau des wafers, ces plaques sur lesquelles sont fabriquées les puces en grand nombre. Au-delà des difficultés techniques, superposer deux wafers reviendrait à additionner le nombre de puces défectueuses des deux wafers : une méthode dont le rendement serait beaucoup trop faible. Il est en revanche possible d'intégrer une puce seule sur un wafer. Mais quand la puce supérieure est plus grosse que celle du dessous, il faut les superposer une à une.

Les technologies sont viables, il reste à établir leur rentabilité

L'application industrielle de cette méthode, plus longue, pose question : « Plus le procédé est rapide, moins il est précis. Il faut évaluer les coûts et trouver le juste milieu », explique Yves Dodo, responsable développement de projet interconnexion 3D chez STMicroelectronics. Pour lui, les technologies sont viables, il reste à établir si elles seront rentables. Au CEA-Leti, à Grenoble, des lignes pilotes fonctionnent avec une cadence suffisante pour fabriquer des démonstrateurs. Une ligne sera inaugurée en janvier prochain, et viendra compléter la palette de techniques déjà exploitables.

D'autres en revanche ne cachent par leur scepticisme : pour Christian Val, PDG de 3D Plus, le procédé des TSV ne sera jamais économiquement viable, en raison de l'impossibilité d'empiler des wafers. L'entreprise contourne ce problème en fabriquant des puces 3D par empilement de wafers reconstitués à partir de puces fonctionnelles. Les différentes couches sont connectées par des sillons métallisés. Selon le PDG, « les TSV sont une mode ». Ce n'est pas l'avis de STMicroelectronics, qui devrait sortir mi-2011 ses premières puces 3D mémoire sur processeur. Les empilements de deux processeurs sont encore dans les laboratoires de recherche. Quant aux empilements de mémoires, ils sont en cours d'élaboration. « Les premiers produits pourraient sortir en 2013 », précise Yves Dodo.

Mais le développement industriel des puces 3D est encore confronté au manque de logiciels de conception adaptés. Les outils actuels sont basés sur des logiciels améliorés de conception de puces traditionnelles. Les différents aspects de la conception, les études thermiques, électriques, les boîtiers, ne sont pas traités simultanément. La nécessité aujourd'hui est d'intégrer ces problématiques en un outil unique, capable de prendre en compte les spécificités des puces 3D. Dans ce but, le CEA-Leti s'est associé à l'entreprise R3 Logic : les chercheurs fournissent aux programmeurs des modèles et données, comme le fonctionnement thermique des TSV, et font part de leurs contraintes et difficultés.

L'ascension des puces 3D ne fait que commencer. Si elles gardent l'équilibre, elles finiront, dans quelques années, par coloniser PC portables et autres produits électroniques nomades.

3 questions à Olivier FaynotLes puces 3D monolithiques sont l'objectif ultime des recherches

Que sont les puces 3D monolithiques ? O. F. : Ce sont des puces réalisées, non pas par superposition de deux puces fabriquées séparément, mais comme un composant unique. La seconde couche est fabriquée directement par-dessus la première. Elle est déposée, puis les transistors y sont gravés selon les marques du niveau inférieur. La précision de ce procédé est de moins d'une dizaine de nanomètres, alors qu'elle est de l'ordre du micron pour un empilement. Ce procédé est encore à l'état de recherche. Quels sont les avantages de cette technique ? O. F. : Grâce à la précision obtenue, les deux couches ne nécessitent pas d'être connectées par des TSV (through silicon via). Ces trous à travers une puce ont un diamètre de plusieurs microns. À l'échelle du circuit, c'est très gros. Ici, les points de contacts sont de petits trous : environ 30 nanomètres de diamètre, alors qu'un transistor en fait 20. Les connexions entre les deux couches sont donc plus directes : de l'ordre de quelques centaines de nanomètres, au lieu de quelques microns. Cela offre l'avantage de minimiser les pertes électriques dans le circuit. Quelles sont les difficultés rencontrées lors de la fabrication ? O. F. : Pour fabriquer la seconde couche, il faut la chauffer. Cela induit une baisse de performance de la couche inférieure. Pour y remédier, nous essayons d'élaborer des procédés de fabrication permettant de chauffer moins. Cela est possible en utilisant des matériaux « dopés », qui pourront être activés à plus basse température. Il existe deux techniques : le dopant peut être incorporé dans le matériau avant le dépôt de la couche, ou après. Nous pourrons définir la plus efficace quand nous aurons fabriqué suffisamment de puces.

DEUX PUCES L'UNE SUR L'AUTRE DANS LE MÊME COMPOSANT

DEUX MODES D'INTERCONNEXION PAR DES PILIERS DE CUIVRE Ces points sont présents sur chacune des deux couches. Une fois les deux couches superposées face à face, ils sont reliés pour établir le contact électrique. PAR DES TROUS CONDUCTEURS Ils établissent un contact en traversant le silicium d'une puce. Ils doivent être tapissés d'isolant avant d'être remplis d'un métal conducteur. LA COUCHE DE REDISTRIBUTION Lors de la superposition, les points de contact entre la puceet son support ne sont pas alignés avec suffisamment de précision. Cette couche permet d'établir les bonnes connexions.

AVANTAGE

Le comportement thermique des puces 3D est encore mal connu. Mais même si la chaleur ralentit la vitesse de calcul, ces composants resteraient avantageux.

vous lisez un article d'Industries & Technologies N°0925

Découvrir les articles de ce numéro Consultez les archives 2010 d'Industries & Technologies

Bienvenue !

Vous êtes désormais inscrits. Vous recevrez prochainement notre newsletter hebdomadaire Industrie & Technologies

Nous vous recommandons

[Pas à pas] Comment tirer parti de la réalité augmentée dans votre usine

[Pas à pas] Comment tirer parti de la réalité augmentée dans votre usine

Profitant des formidables progrès de l'informatique embarquée et de l'essor de l'usine 4.0, les exemples d'applications[…]

Bâtiments intelligents : des économies du sol au plafond

Bâtiments intelligents : des économies du sol au plafond

INNOVATION À TOUS LES ÉTAGES

Dossiers

INNOVATION À TOUS LES ÉTAGES

« Bâtiments intelligents : il faut placer l'utilisateur au centre », Olivier Cottet, Schneider Electric

Interview

« Bâtiments intelligents : il faut placer l'utilisateur au centre », Olivier Cottet, Schneider Electric

Plus d'articles