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Le MIT dévoile un processeur expérimental doté de 36 cœurs

Julien Bergounhoux
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Le MIT dévoile un processeur expérimental doté de 36 cœurs

© MIT

Une microarchitecture conçue au sein du MIT permet à une puce informatique de fonctionner avec 36 coeurs, grâce à un réseau intégré reliant les cœurs entre eux.

Augmenter le nombre de cœurs d'un microprocesseur permet de lui faire exécuter plusieurs calculs simultanément. IBM fut la première à commercialiser cette technologie, en 2001, avec le POWER4. Reprise depuis par l'ensemble de l'industrie (Intel, ARM, etc.), elle est devenue un élément essentiel de la course à la puissance à laquelle se livrent les fondeurs.

Cependant, plus il y a de cœurs au sein d'une puce, plus il est difficile de les faire communiquer entre eux. Un groupe de travail du MIT spécialisé en génie électrique et en informatique travaille depuis plusieurs années à la résolution de ce problème au travers de la mise en place d'un réseau reliant ces cœurs entre eux, et il vient de présenter le fruit de ses recherches à l'ISCA 2014 (International Symposium on Computer Architecture).

DES CŒURS EN RÉSEAU

Il s'agit d'une puce équipée de 36 cœurs et qui possède un "network-on-a-chip" (NoC). Chaque cœur dispose d'un routeur dédié qui lui permet de transmettre des données par paquets aux autres cœurs du système, s'assurant que le cache de chaque cœur reste à jour par rapport aux autres. Dans les processeurs actuels, tous les cœurs (il y en a rarement plus de huit) sont connectés par un seul bus, et si deux d'entre eux doivent communiquer ils obtiennent un accès exclusif au bus en question. Le problème de ce système est que plus il y a de cœurs, plus le bus va être sollicité, à tel point que les performances s'en trouveront affectées si trop de cœurs doivent attendre que le bus soit libéré pour échanger des données au lieu d'effectuer des calculs.

Dans le network-on-a-chip du MIT, chaque cœur est connecté aux cœurs adjacents, ce qui permet une communication rapide entre cœurs voisins mais procure également plusieurs chemins pour atteindre un cœur distant, évitant les congestions induites par le système classique. Cependant, l'avantage d'utiliser un bus est qu'il maintient la cohérence du cache (mémoire très rapide qui stocke les données afin d'en diminuer le temps d'accès pour les coeurs) entre chaque cœur. En effet, dans un NoC, les données peuvent être partagées dans tous les sens et sans ordre particulier, une situation impossible à gérer pour un protocole de cohérence de cache traditionnel. Et si cette cohérence est perdue, le système s'effondre car les cœurs sont alors incapables de travailler ensemble.

UNE PISTE POUR L'INDUSTRIE ?

Pour passer outre ce problème majeur, les chercheurs ont équipé leurs puces d'un second réseau qui suit une structure similaire au premier. Les circuits qui y sont connectés n'échangent qu'un seul type d'information, qui indique si oui ou non le cœur associé a effectué une demande d'information auprès des autres cœurs. Comme ces messages sont extrêmement simples, ils peuvent se croiser sans délai notable. Ils sont traqués par les routeurs et le système peut alors déterminer quelles requêtes ont été effectuées et quand elles l'ont été. Il attribue des priorités aux cœurs, qui reçoivent ces requêtes dans l'ordre établi. Cette hiérarchisation simule le fonctionnement chronologique des requêtes passant par un bus et permet à un protocole de cohérence de cache dit "par espionnage" (qui permet à chaque cœur de surveiller les accès au cache des autres) de fonctionner correctement. Et comme la hiérarchisation change périodiquement (à des intervalles extrêmement courts), aucun cœur n'est privilégié par rapport à un autre.

Une fois que les puces prototypes auront été testées pour vérifier qu'elles sont opérationnelles, les chercheurs prévoient de les utiliser en conjonction avec une distribution Linux modifiée pour tourner avec 36 cœurs afin d'évaluer leurs performances dans le cadre d'applications pratiques. Passé cette phase, ils comptent mettre les plans de leur architecture, écrits en Verilog HDL (langage de description matériel), à disposition du public en open source.

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