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La performance est dans la méthodologie

Industrie et  Technologies
J'ai rencontré, voici quelques jours, John Lenyo, responsable du marketing de la division Design Verification & Test de l'éditeur de CAO-Electronique Mentor Graphics, qui était de passage à Paris pour l'annonce d'une nouvelle génération d'outils de vérifi
La vérification fonctionnelle des circuits intégrés reste un problème majeur pour les concepteurs de ces circuits. Les circuits devenant plus complexes, leur conception comporte plus de bugs. Il faut donc faire d'autant plus de test et affecter toujours plus de personnels à l'écriture de ces tests et toujours plus de performance dans les outils de simulation. Malheureusement l'homme n'étant qu'un homme, il commet des erreurs en écrivant des programmes de test et il faut donc aussi affecter toujours plus de personnels au déboggage de ces programmes.

Bref, malgré l'augmentation des performances des simulateurs et de l'informatique servant à les faire tourner, la vérification fonctionnelle reste toujours un goulot d'étranglement dans la phase de développement de nouveaux circuits.

« Nous avons vécu récemment plusieurs étapes dans la réflexion des concepteurs pour faire face à ces problèmes », explique John Lenyo, responsable du marketing de la division Design Verification & Test de l'éditeur Mentor Graphics. « Tout d'abord les concepteurs ont voulu des outils de simulation plus rapide. Mais cela ne permet que de détecter plus vite les bugs connus. Ils ont donc voulu de nouvelles méthodes (testbench, assertions...), qui permettent certes de trouver des bugs d'un nouveau genre, mais qui demandent une courbe d'apprentissage importante. Ils commencent maintenant à comprendre qu'il leur faut mettre en place une méthodologie structurée et efficace pour tirer un parti optimum de ces nouveaux outils. Et de fait, la performance est dans la méthodologie ».

C'est pourquoi Mentor Graphics vient de compléter sa plate-forme de vérification fonctionnelle Questa 6.2 avec une offre méthodologique AVM (Advanced Verification Methodology) basée sur des standards de l'industrie, ainsi qu'avec le programme QVP (Questa Vanguard Program), organisation regroupant déjà 27 partenaires dédiés à la conception de solution facilitant la création de flots de vérification plus efficaces.

Cette nouvelle méthodologie AVM fonctionne du niveau système à l'implémentation RTL Elle rassemble des techniques avancées de vérification comme les stimuli aléatoires sous contraintes (constrained-random stimulus), une couverture fonctionnelle et des assertions dans un même environnement basé sur la modélisation au niveau transactionnel (TLM, Transaction Level Modeling) implémenté en SystemC et SystemVerilog.

Conçues d'emblée pour profiter des nouvelles capacités de vérification en SystemVerilog et SystemC, la méthodologie AVM propose un style de codage orienté objet (pour réduire la quantité de code nécessaire aux bancs de test) et une architecture modulaire, afin de permettre la réutilisation du code.

La méthodologie AVM comporte aussi un guide d'utilisation l'AVM Cookbook et, pour la première fois dans l'industrie, un code source des bibliothèques de classes de base, des utilitaires et des exemples d'implémentation écrits en SystemC et SystemVerilog. Notons que le code et la documentation sont fournis aux termes d'une licence libre Apache 2.0.

Cette méthodologie s'appuie sur Questa 6.2 qui est une plate-forme de vérification fonctionnelle à langage mixte qui supporte la simulation, les assertions, la couverture et l'automatisation des bancs de test. Elle inclut le support de tous les principaux composants de la méthodologie AVM : les capacités orientées objet et à contraintes aléatoires de SystemVerilog et SystemC ; le standard OSCI TLM et les capacités de couverture fonctionnelle de SystemVerilog et PSL.

Une nouvelle capacité de couverture

En plus d'accroître les performances et d'apporter de nouvelles capacités de débogage, Questa 6.2 inclut également la première base de données UCDB (Unified Coverage Database) de l'industrie. Cette base élimine les tâches complexes de collecte/gestion des données de couverture et de regroupement de toutes les données de vérification générées par la plate-forme Questa 6.2 (provenant notamment d'autres technologies de vérification de Mentor comme les outils 0-In et Seamless). Grâce à l'analyse globale des données de couverture, les concepteurs peuvent accroître leur efficacité en identifiant et en éliminant les cycles de simulation inutiles, en trouvant rapidement les zones non couvertes du design et en fermant la boucle de vérification par l'intégration directe des résultats de couverture au plan de test d'origine.

Enfin, aucune nouvelle technologie ou méthodologie ne peut réussir sans une infrastructure adéquate. Avec le programme QVP (Questa Vanguard Program), Mentor s'adjoint les services de spécialistes en matière de vérification (formation, conseils et vérification IP) pour simplifier et accélérer l'adoption de nouveaux langages et techniques de vérification. Chaque fournisseur travaille en étroite collaboration avec Mentor pour garantir que ses produits supportent la plate-forme Questa et la méthodologie AVM.

QVP permet aux ingénieurs chargés des designs et de la vérification de relever les défis actuels associés à la vérification en étendant et en augmentant la solution Questa via des partenariats. Les clients sont ainsi en mesure d'identifier le partenaire qui répond le mieux à leurs besoins en matière de vérification. Avec un fort équilibre de partenaires qui supportent une large gamme de blocs IP de vérification, Mentor Graphics propose des blocs validés pour la plate-forme Questa. Les partenaires QVP supportent quant à eux plus de 30 protocoles avec quelque 50 éléments IP de vérification.

L'ensemble de cette offre devrait être disponible avant la fin du deuxième trimestre de cette année
A la semaine prochaine.

Pour en savoir plus : http://www.mentor.com/questa

Accédez à la la liste des partenaires du programme QVP

Jean-François Prevéraud, journaliste à Industrie & Technologies et l'Usine Nouvelle, suit depuis plus de 24 ans l'informatique industrielle et plus particulièrement les applications destinées au monde de la conception (CFAO, GDT, Calcul/Simulation, PLM...). Il a été à l'origine de la lettre bimensuelle Systèmes d'Informations Technologiques, qui a été intégrée à cette lettre Web hebdomadaire, dont il est maintenant le rédacteur en chef.


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