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La conception intégrée avance à pas de géant

Jean-Charles Guézel, envoyé spécial à San Diego

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- Jusqu'à présent, chacun des aspects de la conception d'un système électronique était pris en charge par un outil de design spécialisé. L'intégration de toutes ces fonctions progresse et promet de meilleurs résultats.

Peut-on parler de crise ? Le terme est, en tout cas, de plus en plus fréquemment employé par les experts de l'EDA (Electronic Design Automation, CAO électronique) lorsqu'ils évoquent les problèmes posés par la mise en route des procédés de fabrication 90 nm. Crise de la complexité s'entend. Car, si les usines savent fabriquer en 90 nm, les bureaux d'études, eux, ne savent plus concevoir. Ou du moins pas au niveau de complexité que l'on serait en droit d'attendre avec les possibilités d'intégration désormais offertes par les fondeurs.

En théorie, les procédés 90 nm permettent de loger assez facilement 100 millions de portes logiques dans une puce. « En fait, depuis le démarrage de cette technologie, fin 2002, pratiquement aucun design n'a dépassé 50 millions de portes », note l'institut Gartner Dataquest. De toute évidence, les designers ne trouvent plus dans les outils EDA actuels une aide suffisante pour venir à bout de leurs projets. Ou alors au prix d'un travail par trop considérable. James McCrory, directeur marketing d'eSilicon (sous-traitant d'études spécialisées dans les puces complexes), estime ainsi qu'un projet impliquant l'intégration de 80 millions de portes dans un circuit 90 nm représente en moyenne un investissement de 200 hommes par an et de 50 millions de dollars... au lieu de 5 hommes par an et de 1,2 million de dollars pour une puce de 5 millions de portes en 250 nm. Seize fois plus de portes, certes, mais quarante fois plus de dollars !

Conséquence : le malaise grandit, de même que l'attente d'outils logiciels enfin capables de prendre en compte les véritables besoins du design des puces. De ce point de vue, le dernier grand rassemblement du monde de l'EDA, à savoir la DAC (Design Automation Conference), dont la 41e édition s'est tenue à San Diego (États-Unis), a apporté des nouvelles plutôt rassurantes. Cette année, tant dans les salles de conférences que chez les exposants, le maître mot était ESL (Electronic System Level). Autrement dit "conception au niveau système".

SystemC contre SystemVerilog

De quoi s'agit-il ? Essentiellement d'élever le niveau d'abstraction auquel travaillent les designers, en s'appuyant notamment sur la description comportementale du projet et sur la mise en oeuvre massive du codesign et de la covérification du matériel et du logiciel. L'ESL réclame, entre autres, des outils capables de scinder de façon optimale le projet entre hardware et software, de choisir et d'évaluer les blocs de propriété intellectuelle (IP), et enfin de prédire aussi précisément que possible la consommation, les performances et le coût des puces. Tout cela au sein d'un flot de conception intégrée dans lequel ces différents outils interagissent parfaitement, de façon à reprendre sans peine et autant de fois que nécessaire tout le cycle de conception tant que les exigences précisées dans le cahier des charges ne sont pas atteintes.

Si l'idée n'est pas nouvelle - on en parle depuis le début des années 1990 -, c'est vraiment cette année que la course à l'ESL a été lancée. Elle passe d'abord par la mise en veilleuse des langages de description hardware traditionnels que sont VHDL et Verilog. Pour les remplacer, on trouve essentiellement SystemC et SystemVerilog. Promu par l'OSCI (Open SystemC Initiative), SystemC s'appuie sur le langage de programmation C/C++ en lui adjoignant des possibilités de description matérielle et de vérification. Soutenu par Synopsys (le numéro un mondial de l'EDA), SystemVerilog se pose, quant à lui, en héritier direct de Verilog, qu'il élève lui aussi au niveau système. Deux écoles en somme, l'une qui plaira davantage aux informaticiens (SystemC), l'autre aux designers hardware (SystemVerilog).

Synthèse du code RTL à partir de C/C++

C'est sur la base de ces deux langages qu'ont été faites la plupart des annonces en matière d'ESL. Avec, pour l'instant semble-t-il, un léger avantage à SystemC. Pour le flot annoncé conjointement par Cadence Design Systems et CoWare (lire encadré 1 ci-dessus), c'est en effet ce dernier qui a été retenu. Idem pour l'outil de synthèse comportementale Cynthetiser, de Forte Design Systems, ou le compilateur AgilityC de Celoxica (synthèse directe du code SystemC en logique FPGA).

Ce sont en revanche des assertions SystemVerilog qui permettent à l'outil Bluespec, de la société du même nom, de produire du code RTL (Register Transfer Level) synthétisable en portes.

Même volonté d'abstraction mais approche toutefois différente chez Mentor Graphics et son outil Catapult C Synthesis. Destinée aux concepteurs d'Asic et de FPGA, cette solution autorise la création de descriptions matérielles RTL, cette fois directement à partir de spécifications algorithmiques écrites en C/C++.

Dans le même esprit, Tensilica annonce son compilateur Xpres (Xtensa Processor Extension Synthesis), lequel génère également du code RTL à partir de C/C++. Ici, la finalité est plus précisément de bâtir le SOC à partir des coeurs Xtensa du même fournisseur. « Grâce à la programmabilité de ces processeurs, les designs générés procurent une grande souplesse en cas de changement de spécifications », explique Tensilica.

Le silicium et le logiciel sont essentiels, mais ne suffisent pas pour autant pour réaliser un circuit intégré. Il manque à ce duo une enveloppe, autrement dit un boîtier et des contacts, eux aussi objets de tous les soins depuis quelque temps.

Vers une plus grande collaboration

Pour des raisons de timing et de consommation, force est en effet de constater que les interconnexions, tant dans leurs aspects logiques que physiques et électriques, constituent actuellement l'un des principaux soucis des designers. Et là aussi, la conception intégrée fait son chemin. Pour preuve, l'intégration des plates-formes Cadence Encounter (conception de circuits numérique) et Allegro (conception d'interconnexions système) dans le flot de référence 5.0 (destiné aux puces 90 nm) de TSMC (Taiwan Semiconductor Manufacturing Compagny), le plus important fondeur au monde. À travers la coconception puce-boîtier, l'objectif est de parvenir au meilleur compromis possible entre les caractéristiques électriques, physiques, thermiques et temporelles du composant.

Autre avantage de cette intégration, tout changement opéré dans le circuit est automatiquement reporté dans le boîtier et vice-versa, ce qui accélère considérablement la conception. Dans le même registre, on peut également mentionner la collaboration menée entre Ansoft et Synopsys, ou encore les travaux menés par la firme Optimal (lire encadré 2 page 45).

Autre tendance lourde de l'EDA, le DFM (Design For Manufacturability) était d'autant plus présent à la dernière DAC que les problèmes de "fabricabilité", que cette méthodologie est susceptible de traiter, se révèlent beaucoup plus délicats à 90 nm qu'ils ne l'étaient auparavant. Par ailleurs, le coût des jeux de masques, à refaire si la puce n'est pas fonctionnelle du premier coût, a lui aussi été fortement augmenté (dans un rapport dix entre les noeuds 250 nm et 90 nm). D'où l'importance d'une collaboration plus étroite entre designers et fondeurs, ceci par le biais d'outils de conception prenant mieux en compte les distorsions existant entre le monde virtuel quasiment parfait des ordinateurs et celui, bien réel, des équipements de production.

5 à 10 % de rendement supplémentaire

Dans cet esprit, Cadence et ASML ont annoncé un accord visant à mettre au point un flot de conception intégré offrant une meilleure aptitude à la fabrication des circuits 65 nm et moins, ceci par le biais d'outils de RET (optimisation de résolution) et d'OPC (correction optique de proximité).

Autre exemple, l'alliance signée entre PDF Solutions (créateur de l'environnement DFM pDfx) et Magma Design Automation (suite Blast Fusion) dans le but de créer le premier flot de conception qui intégre de véritables capacités DFM et DFY (Design For Yield - rendement en français). Selon PDF Solutions, les 5 à 10 % de rendement de production supplémentaire que ces outils seront en mesure d'octroyer aux fondeurs devraient vraiment leur permettre de faire « la différence » au plan commercial.

TROIS AVANCÉES MAJEURES

1- L'exploration d'architecture système couplée à la vérification fonctionnelle - Produit : Design For Verification ESL Ce flot associe l'outil ConvergenSC de CoWare et la plate-forme de vérification fonctionnelle Incisive de Cadence. ConvergenSC détermine l'architecture optimale du SOC (System On Chip) et fournit un modèle SystemC, véritable "prototype virtuel fonctionnel" pouvant être par la suite exploité par Incisive à fin de simulation. 2- Le codesign puce-boîtier - Produits : PowerGrid, PakSi et Sidea d'Optimal (retenus par TSMC dans son nouveau flot 90 nm) PowerGrid DC simule la chute de tension et la densité de courant dans les interconnexions, et localise les points chauds. PakSi effectue une analyse électrique et thermique 3D du boîtier. Sidea vérifie l'intégrité du signal. 3- Le codesign FPGA-carte imprimée - Produit : I/O Designer de Mentor Graphics Cet outil offre pour la première fois la possibilité de mettre au point, en parallèle, le FPGA (Field Programmable Gate Array) et le routage du circuit imprimé. Chaque changement opéré au niveau du boîtier est reporté automatique sur la carte, et vice-versa.

OPTIMISATION

LA CONSOMMATION SOUS SURVEILLANCE - Entre autres sujets d'inquiétude, la DAC (Design Automation Conference, qui s'est tenue à San Diego en juin) a pointé du doigt l'urgence qu'il y avait à maîtriser la consommation des puces. Plusieurs annonces ont été faites en ce sens, notamment celle de GalaxyPower, par Synopsys. Destiné aux circuits 90 nm, cet outil, d'ores et déjà validé par ARM, IBM et Nvidia, amène une réduction de la consommation pouvant atteindre 60 % dans le cas d'une application MP3 (exemple ARM). - Synopsys affirme, par ailleurs, que ses clients ont atteint 60 à 95 % de diminution sur le courant de fuite, et cela sans dégradation des autres performances. Comment ? En jouant notamment sur la multiplicité des tensions de seuil au niveau des transistors, lesquelles tensions influent à la fois sur la consommation et sur la vitesse. Le travail du designer consiste alors à trouver le meilleur compromis possible en chaque point du circuit.

THOMAS BOLLAERT SPÉCIALISTE PRODUIT EUROPE CHEZ MENTOR GRAPHICS « IL FAUT ÉLEVER LE NIVEAU D'ABSTRACTION DU DESIGN. »

«Les méthodes traditionnelles de production de code RTL [Register Transfer Level] tendent à devenir obsolètes. Elles sont non seulement fastidieuses mais incompatibles avec un procédé d'exploration d'architecture permettant d'optimiser les designs en termes de surface, de consommation et de vitesse. Le problème réside dans l'effort d'interprétation des spécifications et le nombre d'itérations nécessaires à la création d'un modèle RTL satisfaisant. Seule solution : élever le niveau d'abstraction et utiliser pour ce faire le code source C/C++ non temporisé fourni par les concepteurs de systèmes. Dix années de mise au point Ce langage est le plus standard, le plus universellement adopté aujourd'hui. Synthétiser les modèles RTL à partir de descriptions algorithmiques en C/C++ présente des avantages évidents. Telle est en tout cas la philosophie de Catapult C Synthesis : un outil unique sur le marché et ayant nécessité pas moins de dix années de mise au point. Cet outil a déjà permis à Siemens ICN (Information and Communication Networks) de réduire de moitié le temps nécessaire pour passer du code source à l'implantation RTL. Dans un autre projet, Ericsson Mobile Plateforms a réduit de 31 % le nombre de portes mises en oeuvre ».

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