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L'Europe avance vers les prochaines générations de puces électroniques

Industrie et  Technologies
Le consortium européen de recherche PullNano dévoile des avancées majeures dans les futures technologies de circuits intégrés en gravure de 32 et 22 nm.


PullNano, projet de recherche européen mené dans le cadre du 6e PCRD, annonce plusieurs résultats importants concernant les plates-formes technologiques CMOS de prochaines générations en gravure de 32 et 22 nm, parmi lesquels un démonstrateur de mémoire SRAM fonctionnel, réalisé avec des motifs de 32 nm.

PullNano est un programme collectif regroupant 38 partenaires européens parmi lesquels des fabricants de circuits intégrés, des instituts de recherche à vocation industrielle, des universités et des PME. Son objectif est de développer les connaissances avancées pour permettre aux fabricants européens de circuits intégrés de maintenir leur forte présence sur le marché mondial de la microélectronique à partir de 2010, moment où la technologie CMOS en gravure de 32 nm devrait être commercialement disponible.

Aujourd'hui, les circuits intégrés en technologie CMOS les plus avancés font appel à une gravure de 65 nm. L'industrie s'apprête à passer cette année à la prochaine génération utilisant une gravure plus fine en 45 nm.

Les mémoires SRAM (mémoire vive statique) sont utilisées dans la plupart des systèmes sur puce complexes fabriqués en technologies CMOS, et la démonstration d'une SRAM fonctionnelle constitue donc une étape importante. Le consortium PullNano l'a fabriqué à l'aide de transistors MOS innovants, dont l'architecture diffère sensiblement de celles des transistors utilisés dans la génération de 45 nm.

Ces transistors sont fabriqués selon une approche basse consommation basée sur la technologie FDSOI (silicium sur isolant totalement déplété) associée à une grille empilée composée d'un diélectrique de grille à haute permittivité (Hi-K) et d'une électrode de grille mono-métal. C'est à priori la première fois qu'une cellule SRAM si compacte a été fabriquée ainsi. En franchissant cette étape, le consortium PullNano est en avance sur le calendrier fixé et il devrait présenter une cellule encore plus petite avant la fin de cette année.

À l'occasion de la conférence internationale consacrée par l'organisme IEEE aux technologies d'interconnexion qui s'est tenue à San Francisco en juin 2007, les partenaires du programme PullNano ont annoncé des résultats concernant le processus d'interconnexion des éléments actifs comme les transistors par des liaisons métalliques. Le programme PullNano a démontré qu'il est possible de modifier les schémas d'intégration et les matériaux utilisés dans le nœud technologique 45 nm pour créer une solution robuste en 32 nm et proposer une nouvelle architecture originale affichant des performances plus élevées en 32 et 22 nm.

Dans les domaines de la modélisation et de la simulation, les partenaires universitaires de PullNano ont développé des approches novatrices, afin de prévoir les performances des circuits dans les générations CMOS de 22 et 32 nm. Les nouveaux simulateurs permettront d'évaluer ? en amont de la fabrication effective ? l'impact des nouvelles options technologiques, telles que les matériaux utilisés pour les canaux et le type de diélectrique à forte permittivité. Le choix du meilleur compromis entre la précision physique et l'effort de calcul a permis de définir des méthodes très efficaces pour représenter les effets de mécanique quantique qui régissent le fonctionnement de ces circuits sophistiqués.

Ridha Loukil

Pour en savoir plus : http://www.nanocmos-eu.com

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