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CoWoS : un procédé pour des circuits intégrés plus efficaces chez TSMC

Mathieu Brisou
CoWoS : un procédé pour des circuits intégrés plus efficaces chez TSMC

Le procédé CoWoS mise sur le 20 nm et l’empilement 3D pour produire des circuits intégrés plus efficaces.

© TSMC

Le fondeur taïwanais veut faciliter la création de circuits intégrés 3D en s’associant à divers partenaires.

Le fondeur TSMC valide son procédé de fabrication CoWoS (Chip on Wafer on Substrate) avec une finesse de gravure de 20 nm. Il assure l’élaboration de composants intégrés 3D hétérogènes où des circuits différents cohabitent au sein d’un même boîtier.

Perfectionné depuis mars 2012, ce procédé consiste à produire des composants sur Wafer avant de les empiler sur un substrat pour former un ensemble fonctionnel. En association avec Hynix et Cadence Design Systems, TSMC a réalisé un premier circuit CoWoS intégrant contrôleur d’entrées/sorties et mémoire.

La disponibilité du procédé pour une production en volume doit intervenir au second semestre 2013 « si tout se passe bien ». Pour TSMC, l’utilisation d’une finesse de gravure de 20 nm induit une réduction de consommation de 25 % et une vitesse de fonctionnement améliorée de 30 %.

Une approche intéressante, pourtant le fournisseur taiwanais est assez discret dans ses communiqués sur les outils de conception disponibles pour ce nouveau procédé. Il faudra donc se tourner vers la société Synopsys pour en apprendre plus sur le sujet. Ses logiciels sont modifiés et prennent en charge le CoWoS pour faciliter le travail de développement.

Mathieu Brisou
 

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